聲納脈沖偵察模塊的硬件設(shè)計及實現(xiàn)
2012-12-25
測定水下以及水面目標的位置是聲納系統(tǒng)的重要任務(wù)，目標的位置由目標的弦角(或方位角)和距離決定。聲納脈沖偵察模塊作為聲納偵察系統(tǒng)的一部分，擔負著測向和測距的任務(wù)。聲納脈沖偵察模塊通過測定三路信號的時延差以及時延差的差來測定目標的方位和距離。
隨著電子技術(shù)的發(fā)展，水聲設(shè)備也加速了更新?lián)Q代的步伐。水聲設(shè)備的發(fā)展方向應(yīng)該是現(xiàn)代化、小型化、智能化，一些原來用硬件實現(xiàn)的功能可以由軟件來完成，這為功能的更新和發(fā)展提供了極大的便利。正是順應(yīng)這一趨勢，作者結(jié)合實際進行了聲納脈沖模塊的改造。如圖1所示，聲納脈沖偵察模塊可以分為兩大部分：模擬部分和數(shù)字部分?，F(xiàn)只就聲納脈沖偵察模塊數(shù)字部分的設(shè)計進行闡述。下面介紹聲納脈沖偵察模塊的測向測距原理、硬件設(shè)計及其實現(xiàn)。
在實時檢測進程中，外部六路陣元輸入信號由模/數(shù)轉(zhuǎn)換器進行同步并行采樣。根據(jù)系統(tǒng)要求，每路采樣頻率為1MHz。數(shù)字信號處理器在進行實時檢測時要對數(shù)據(jù)進行降采樣處理，使采樣頻率降為100kHz。數(shù)字信號處理器對其中的四路信號(左右舷的艏艉通道)進行實時自適應(yīng)線譜增強(ALE)運算，以檢測聲納脈沖。根據(jù)算法分析，計算單路ALE約需要300個指令周期，四通道共需1200個指令周期，若采樣頻率為100kHz，則數(shù)字信號處理器的運算能力應(yīng)大于120MIPS。
2.3.2 數(shù)據(jù)存儲量
當檢測到信號時，數(shù)字信號處理器開始將六路數(shù)據(jù)中的三路(左舷或右舷的艏、舯、艉陣元)存入數(shù)據(jù)存儲器中。存儲單元的大小是由解算所需的最大數(shù)據(jù)量、系統(tǒng)的采樣速率、三路信號間的最大延時等因素決定的。假設(shè)陣長D＝45m，取聲速c＝1500m/s，則在±60°扇面內(nèi)，艏艉陣元之間信號到達的最大延時為：
Dsin60°≈26(ms) (3)
若系統(tǒng)的采樣速率為1MSPS，系統(tǒng)解算數(shù)據(jù)至少需要30ms長的樣本，則在數(shù)據(jù)存儲過程中至少要存儲的數(shù)據(jù)量(從信號到達時刻算起)為：
(26ms+30ms)×3×1MSPS=168Kword (4)
2.3.3 數(shù)據(jù)解算運算量
數(shù)據(jù)存儲完畢后，數(shù)字信號處理器開始進行參數(shù)的解算。解算內(nèi)容主要包括：粗測時延、頻率估計、相位估計、目標跟蹤關(guān)聯(lián)等。數(shù)字信號處理器在解算過程中不再響應(yīng)外部的中斷，此時是系統(tǒng)工作的盲區(qū)。根據(jù)聲納使用要求，這個盲區(qū)越小越好，這意味著主處理器的運算速度越大越好。據(jù)粗略估計，若要求盲區(qū)為100毫秒，則160MHz的處理器是能夠完成任務(wù)的。
2.4 輸入信號動態(tài)范圍
根據(jù)環(huán)境噪聲譜級的分析，系統(tǒng)背景噪聲的動態(tài)范圍不超過42dB，再考慮到信噪比要大于13dB，系統(tǒng)輸入的動態(tài)范圍應(yīng)大于55dB，則ADC的精度應(yīng)該不低于10比特。
首先是數(shù)字信號處理器引導自己的程序，對其內(nèi)部進行各種設(shè)置、對各種寄存器進行初始化及內(nèi)部自檢，同時邏輯控制芯片引導程序進行初始化。初始化以后進行板級自檢，由TMS320VC5416完成。自檢的內(nèi)容包括：片外的靜態(tài)RAM(CY7C1041)、片外的EPROM(2716)、模/數(shù)轉(zhuǎn)換器(THS1206)等是否工作正常。完成自檢后，將自檢的結(jié)果通過邏輯控制芯片輸出。板級自檢之后的工作是讀入聲速參數(shù)及從EPROM(2716)中讀進所需的參數(shù)。上述工作完成之后，系統(tǒng)就進入如圖3所示的工作進程中。
來源 電能質(zhì)量分析儀 http://easygofood.com/
隨著電子技術(shù)的發(fā)展，水聲設(shè)備也加速了更新?lián)Q代的步伐。水聲設(shè)備的發(fā)展方向應(yīng)該是現(xiàn)代化、小型化、智能化，一些原來用硬件實現(xiàn)的功能可以由軟件來完成，這為功能的更新和發(fā)展提供了極大的便利。正是順應(yīng)這一趨勢，作者結(jié)合實際進行了聲納脈沖模塊的改造。如圖1所示，聲納脈沖偵察模塊可以分為兩大部分：模擬部分和數(shù)字部分?，F(xiàn)只就聲納脈沖偵察模塊數(shù)字部分的設(shè)計進行闡述。下面介紹聲納脈沖偵察模塊的測向測距原理、硬件設(shè)計及其實現(xiàn)。
在實時檢測進程中，外部六路陣元輸入信號由模/數(shù)轉(zhuǎn)換器進行同步并行采樣。根據(jù)系統(tǒng)要求，每路采樣頻率為1MHz。數(shù)字信號處理器在進行實時檢測時要對數(shù)據(jù)進行降采樣處理，使采樣頻率降為100kHz。數(shù)字信號處理器對其中的四路信號(左右舷的艏艉通道)進行實時自適應(yīng)線譜增強(ALE)運算，以檢測聲納脈沖。根據(jù)算法分析，計算單路ALE約需要300個指令周期，四通道共需1200個指令周期，若采樣頻率為100kHz，則數(shù)字信號處理器的運算能力應(yīng)大于120MIPS。
2.3.2 數(shù)據(jù)存儲量
當檢測到信號時，數(shù)字信號處理器開始將六路數(shù)據(jù)中的三路(左舷或右舷的艏、舯、艉陣元)存入數(shù)據(jù)存儲器中。存儲單元的大小是由解算所需的最大數(shù)據(jù)量、系統(tǒng)的采樣速率、三路信號間的最大延時等因素決定的。假設(shè)陣長D＝45m，取聲速c＝1500m/s，則在±60°扇面內(nèi)，艏艉陣元之間信號到達的最大延時為：
Dsin60°≈26(ms) (3)
若系統(tǒng)的采樣速率為1MSPS，系統(tǒng)解算數(shù)據(jù)至少需要30ms長的樣本，則在數(shù)據(jù)存儲過程中至少要存儲的數(shù)據(jù)量(從信號到達時刻算起)為：
(26ms+30ms)×3×1MSPS=168Kword (4)
2.3.3 數(shù)據(jù)解算運算量
數(shù)據(jù)存儲完畢后，數(shù)字信號處理器開始進行參數(shù)的解算。解算內(nèi)容主要包括：粗測時延、頻率估計、相位估計、目標跟蹤關(guān)聯(lián)等。數(shù)字信號處理器在解算過程中不再響應(yīng)外部的中斷，此時是系統(tǒng)工作的盲區(qū)。根據(jù)聲納使用要求，這個盲區(qū)越小越好，這意味著主處理器的運算速度越大越好。據(jù)粗略估計，若要求盲區(qū)為100毫秒，則160MHz的處理器是能夠完成任務(wù)的。
2.4 輸入信號動態(tài)范圍
根據(jù)環(huán)境噪聲譜級的分析，系統(tǒng)背景噪聲的動態(tài)范圍不超過42dB，再考慮到信噪比要大于13dB，系統(tǒng)輸入的動態(tài)范圍應(yīng)大于55dB，則ADC的精度應(yīng)該不低于10比特。
首先是數(shù)字信號處理器引導自己的程序，對其內(nèi)部進行各種設(shè)置、對各種寄存器進行初始化及內(nèi)部自檢，同時邏輯控制芯片引導程序進行初始化。初始化以后進行板級自檢，由TMS320VC5416完成。自檢的內(nèi)容包括：片外的靜態(tài)RAM(CY7C1041)、片外的EPROM(2716)、模/數(shù)轉(zhuǎn)換器(THS1206)等是否工作正常。完成自檢后，將自檢的結(jié)果通過邏輯控制芯片輸出。板級自檢之后的工作是讀入聲速參數(shù)及從EPROM(2716)中讀進所需的參數(shù)。上述工作完成之后，系統(tǒng)就進入如圖3所示的工作進程中。
來源 電能質(zhì)量分析儀 http://easygofood.com/
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